基准Comprehensive Verilog Design Problems

CVDP

CVDP是一个面向RTL生成的基准测试集，题目覆盖从模块实现到调试修复等多种任务，用于评估大模型生成和修复硬件描述语言代码的能力。

时间轴 (近 90 天)

11月2日

据论文数据，在 CVDP 基准上，RTL-Interact-32B 取得 48.7% 的加权 Pass@1 和 68.9% 的 Pass@5，超过了其教师模型 DeepSeek-V3.2。

待验证50%

11月2日

CVDP（Comprehensive Verilog Design Problems）是面向 RTL 生成的基准，题目覆盖从模块实现到调试修复等多种任务。

待验证50%

据论文数据，在 CVDP 基准上，RTL-Interact-32B 取得 48.7% 的加权 Pass@1 和 68.9% 的 Pass@5，超过了其教师模型 DeepSeek-V3.2。

CVDP（Comprehensive Verilog Design Problems）是面向 RTL 生成的基准，题目覆盖从模块实现到调试修复等多种任务。